基于CPLD的全幀型CCD圖像傳感器驅(qū)動系統(tǒng)設(shè)計(jì)
0 引 言
電荷耦合器件(Charge Coupled Devices,CCD)是20世紀(jì)70年代初發(fā)展起來的新型半導(dǎo)體集成光電器件。作為一種新型的MOS器件,與普通MOS器件相比,具有集成度更高、功耗更低、設(shè)計(jì)更簡單、制造工序更少等優(yōu)點(diǎn)。隨著航天技術(shù)的發(fā)展,在航天器高姿態(tài)和高準(zhǔn)確度測量、空間遙感和對地觀測等領(lǐng)域中,性能優(yōu)越的CCD相機(jī)越來越多地得到了應(yīng)用。
在此,將CCD應(yīng)用于數(shù)字航測相機(jī)中。數(shù)字航測相機(jī)是基于數(shù)字相機(jī)的基本原理,將圖像以數(shù)字信息的形式存儲、轉(zhuǎn)移,并與地面實(shí)現(xiàn)通信。CCD圖像傳感器是相機(jī)的眼睛,它對相機(jī)的性能起到非常關(guān)鍵的作用,因此,實(shí)現(xiàn)電子掃描功能的CCD驅(qū)動電路是數(shù)字航測相機(jī)系統(tǒng)設(shè)計(jì)的關(guān)鍵。
DALSA公司的FTF4052M 22M Full-Frame型CCD是一款全幀型CCD圖像傳感器。這里在分析該器件的工作過程中,以及對驅(qū)動信號的要求后,采用了基于可編程邏輯器件(CPLD)技術(shù),將CCD驅(qū)動電路集成在一塊芯片上,實(shí)現(xiàn)了CCD圖像傳感器的驅(qū)動電路,并且結(jié)合Ahera公司的EPM7160SLC84-10完成了硬件電路的設(shè)計(jì)。
1 全幀型CCD驅(qū)動時(shí)序發(fā)生器原理
1.1 FTF4052M芯片介紹
FTF4052M是22兆像素(4 008 pixel×5 334 pix-e1)的超大分辨率全幀CCD圖像傳感器,其內(nèi)部結(jié)構(gòu)如圖1所示。
其主要特性如下:
(1)36 mm×48 mm的光敏面;
(2)優(yōu)異的抗光暈性能;
(3)22兆有效像素(8H×5 344 V);
(4)可實(shí)現(xiàn)垂直子采樣;
(5)高的線性動態(tài)范圍(>72 dB);
(6)數(shù)據(jù)傳輸率高達(dá)27 MHz;
(7)可實(shí)現(xiàn)單路,雙路和四路同時(shí)輸出。
該芯片在結(jié)構(gòu)上分為3部分,中間最大的區(qū)域?yàn)楣饷魠^(qū),即光積分區(qū)域;上下兩部分為兩個(gè)輸出寄存器。將光積分生成的電荷水平轉(zhuǎn)移到4個(gè)角的輸出放大器,輸出放大器將光生電荷形成的電壓信號放大并轉(zhuǎn)移出CCD。
C1,C2,c3為水平像素轉(zhuǎn)移寄存器的時(shí)鐘信號。A1,A2,A3,A4為垂直行驅(qū)動時(shí)鐘信號。TG是光敏區(qū)與輸出寄存器之間的隔柵;OG是輸出柵;sG是輸出柵之前的最后一個(gè)柵;RG是輸出放大器。該芯片的最大特點(diǎn)是將光敏區(qū)生成的圖像分成W,X,Y,Z四個(gè)對稱的象限,每個(gè)象限的電荷可以以不同的方向轉(zhuǎn)移,通過四個(gè)輸出端同時(shí)輸出,有效地提高了幀速率,單端輸出的幀速率為1幀/s,而四端同時(shí)輸出就可以達(dá)到3.6幀/s。
1.2 幀轉(zhuǎn)移時(shí)序分析
CCD的整個(gè)幀轉(zhuǎn)移時(shí)序如圖2所示,主要分為3個(gè)階段,而且這三個(gè)階段是周期進(jìn)行的。在此,把空閑模式階段定義為第一階段,在CCD芯片空閑模式下,A時(shí)鐘信號全部保持低電平??臻e模式后,CCD芯片開始進(jìn)入第二階段,即光積分階段。
如圖2所示,SSC為系統(tǒng)內(nèi)部基準(zhǔn)時(shí)鐘信號,用于校準(zhǔn)整個(gè)CCD的時(shí)序。VA high是控制四組A時(shí)鐘的高低電平轉(zhuǎn)換信號;TG信號的相位和頻率與A1完全一致。由于CCD芯片F(xiàn)TF4052M發(fā)球全幀CCD芯片,光敏面占CCD面積的大部分,為了得到100%的污染點(diǎn)圖像,必須加上機(jī)械快門。它的開啟由Trig-in信號完成。當(dāng)Trig-in信號上升沿到來時(shí),觸發(fā)快門使之進(jìn)行開啟動作,CcD準(zhǔn)備進(jìn)行光積分。在Trig-in信號上升沿之后,當(dāng)基準(zhǔn)時(shí)鐘信號SSC的第一個(gè)上升沿到來時(shí),產(chǎn)生脈沖寬度為190.6 ps的信號CR,用于對CCD進(jìn)行初始化。當(dāng)CR脈沖到下降沿時(shí),快門徹底打開,ccD正式進(jìn)入光積分階段。A1繼續(xù)保持低電平;A2,A3,A4上升為高電平。因?yàn)镃CD芯片中的每個(gè)像素都可以看作是由四個(gè)柵極(每個(gè)柵極連接一相時(shí)鐘信號)“覆蓋”的,而且像素之間必須分離開,水平方向上可以通過溝道隔離像素。為了將像素與像素在垂直方向上隔離開,必須將四個(gè)柵極中的某一個(gè)柵極電壓變?yōu)榱恪T谠撓到y(tǒng)應(yīng)用中,將A1保持低電平,以起到像素隔離的作用。然而光生電荷在保持高電平的A2,A3,A4柵極下積聚起來,形成信號電荷包。
光積分結(jié)束后進(jìn)人第三階段,即幀轉(zhuǎn)移階段,而幀轉(zhuǎn)移又可以看成是垂直行轉(zhuǎn)移和水平像素轉(zhuǎn)移交替進(jìn)行的,它們之間的轉(zhuǎn)換通過SSC電平的高低轉(zhuǎn)換實(shí)現(xiàn)。
SSC上升沿的到來標(biāo)志著一次水平像素轉(zhuǎn)移的結(jié)束和一次垂直行轉(zhuǎn)移的開始,CCD像素垂直方向的行轉(zhuǎn)移是由A1,A2,A3,A4等時(shí)鐘及像素傳輸門TG時(shí)鐘來完成的,其頻率都為50 kHz,且四相A時(shí)鐘信號要滿足嚴(yán)格的交迭原理。在SSC保持高電平時(shí),如圖3所示,光敏區(qū)里已經(jīng)生成的電荷包在四相A時(shí)鐘信號的驅(qū)動下逐行地向上和向下轉(zhuǎn)移到輸出寄存器。
SSC下降沿到來時(shí),標(biāo)志著一次垂直行轉(zhuǎn)移的結(jié)束和一次水平像素轉(zhuǎn)移的開始,CCD像素水平方向像素的轉(zhuǎn)移是由C1,C2,c3等時(shí)鐘來完成的,信號頻率都為25 MHz。其轉(zhuǎn)移原理與垂直行轉(zhuǎn)移原理一樣,三相C時(shí)鐘信號亦要嚴(yán)格滿足三相交迭原理。如圖4所示,輸出寄存器就是在三相C時(shí)鐘信號的驅(qū)動下將這一行逐個(gè)像素向輸出放大器轉(zhuǎn)移的。
RG(Reset Gate)是通過復(fù)位管對輸出放大器的浮置擴(kuò)散電容(Floating Diffusion Capacitante,F(xiàn)D)進(jìn)行復(fù)位的信號,其中FD可以將接收到的電荷包轉(zhuǎn)換為電壓信號。復(fù)位后FD可以接收下一個(gè)電荷包。SG(Summing Gate)是在輸出柵OG之前的最后一個(gè)柵,SG信號和RG信號的相位與C3信號的相位相同。一行電荷包經(jīng)過輸出放大器的轉(zhuǎn)換和放大后,以電壓信號的形式從CCD輸出。接下來再進(jìn)行下一行的垂直行轉(zhuǎn)移和水平像素轉(zhuǎn)移輸出,直到將光敏面上的所有5 356行電荷包輸出完畢為止。由此可見,整個(gè)一幀圖像是在A時(shí)鐘信號和C時(shí)鐘信號的交替驅(qū)動下從CCD芯片的輸出放大器輸出而完成幀轉(zhuǎn)移的。
2 驅(qū)動系統(tǒng)設(shè)計(jì)
隨著大規(guī)模可編程器件的迅速發(fā)展和廣泛使用,傳統(tǒng)的通過TTL標(biāo)準(zhǔn)電路構(gòu)成的積木式電路系統(tǒng)已經(jīng)慢慢被淘汰。目前較為流行的CCD驅(qū)動電路設(shè)計(jì)方案一般有兩種:一是用FPGA或者是CPLD產(chǎn)生CCD的時(shí)序驅(qū)動信號,以及用模擬電路(功率放大晶體管和電位器)實(shí)現(xiàn)對CCD的直流電平驅(qū)動信號;另一種則是用專用的CCD驅(qū)動芯片,實(shí)現(xiàn)對CCD的驅(qū)動。前者要求開發(fā)者對硬件描述語言熟悉,而且實(shí)現(xiàn)靈活,集成度高,方便功能的升級和擴(kuò)展;后者則只需對寄存器進(jìn)行設(shè)置,編程較為簡單,但是可擴(kuò)展性稍差。在此,采用Altera公司EPM7160SIC 84-10型可編程邏輯器件(CPLD),使用Altera公司的QuartusⅡ集成開發(fā)環(huán)境,并通過與微機(jī)相連的下載線實(shí)現(xiàn)CPLD的燒寫和在線編程。頂層的設(shè)計(jì)采用原理圖輸入,設(shè)計(jì)出各個(gè)功能模塊,然后再使用硬件描述語言(VHDL)對各個(gè)功能模塊編程的自上而下的開發(fā)方法,實(shí)現(xiàn)了高層次復(fù)雜邏輯的設(shè)計(jì),從而實(shí)現(xiàn)了硬件設(shè)計(jì)的軟件化。
通過對該CCD芯片的了解,將頂層設(shè)計(jì)分為3個(gè)功能模塊,分別為倍頻模塊(模塊1)、光積分時(shí)間控制及快門控制模塊(模塊2)、幀轉(zhuǎn)移模塊(模塊3),各功能模塊的關(guān)系如圖5所示。模塊1為倍頻模塊,通過調(diào)用該模塊,可產(chǎn)生幀轉(zhuǎn)移所需的頻率脈沖信號。由于CPLD芯片一般不帶有PLL模塊,故可采用延時(shí)加異或的方式來實(shí)現(xiàn)倍頻。不過目前較新的CPLD,如Lattice的MachXo系列器件則可直接調(diào)用PLL,此處不再贅述。模塊2為光積分時(shí)間及快門控制,通過拍照指令產(chǎn)生CR脈沖信號,對CCD進(jìn)行初始化,并生成一個(gè)在光積分期問保持高電平的使能信號ENA。將ENA分別發(fā)送至模塊1和模塊3。CR信號和ENA可通過對按鍵信號Trig—in的延遲處理來實(shí)現(xiàn),也較為簡單。該設(shè)計(jì)中最關(guān)鍵的是幀轉(zhuǎn)移模塊。其原理主要是利用3個(gè)計(jì)數(shù)器進(jìn)行相互嵌套,從而產(chǎn)生所需的驅(qū)動信號,其簡易流程如圖6所示。
首先由CLK時(shí)鐘產(chǎn)生模6計(jì)數(shù)器sell、模4764計(jì)數(shù)器sel2和模6計(jì)數(shù)器sel3。由于sell和sel2相互作用,當(dāng)滿足ENA=1且sel2≥683(由圖3可得出)時(shí),則相應(yīng)可產(chǎn)生C1,C2,c3信號值,否則全部賦為0。而A1,A2,A3,A4則是在SEL2和SEL3的共同作用下,將主<
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